当今的 SoC 设计人员需要将 PCIe 7.0 设计到新的 AI 芯片设计中。一次流片成功对于满足数据密集型应用程序日益增长的性能和带宽需求至关重要。
数据中心技术需要发展，以支持 AI 不断增长的工作负载和需求，尤其是在参数数量每 4 到 6 个月翻一番的情况下——比摩尔定律快 4 倍（Meta，2023 年）。当前的 AI 模型具有数万亿个参数，将现有基础设施推向了极限。因此，需要更多的容量、更大的资源和更快的互连。
据 Synergy Research Group 称，未来六年，超大规模数据中心的全球容量将增加一倍以上，以满足生成式 AI 的需求。为了满足这一不断增长的需求，数据中心生态系统依靠外围组件互连 Express （PCIe）、Compute Express Link （CXL）、以太网和高带宽内存 （HBM） 等标准来提供在整个系统中传输数据所需的性能、容量、带宽和低延迟框架。
要使数据中心芯片设计成功，快速高效的互连和接口至关重要。设计人员需要更快的性能和零延迟;传输大量数据的能力;以及访问高级接口 IP，该 IP 不仅提供带宽和能效，而且还保持与复杂且不断发展的生态系统的互操作性。
为了满足这些要求，数据中心互连需要支持 PCIe 7.0，这是这一关键标准的最新规范。虽然该标准尚未获得批准，但现在将支持 PCIe 7.0 的 IP 集成到芯片路线图中非常重要，尤其是考虑到当今的芯片需要一年或更长时间才能生产。
性能的下一次飞跃
PCIe 7.0 已准备好提供所需的带宽，以实现超大规模数据中心互连的扩展。PCIe 7.0 以高达 512 GB/s 的带宽提供快速、安全的数据传输，基本上是面向未来的数据中心带宽，以缓解数据瓶颈。
在接口 IP 的支持下，高速接口（例如处理器、加速器、交换机等上的接口）可以在 CPU 和加速器之间以及整个计算结构（包括重定时器、内存、交换机、网络接口卡等）之间移动数据。与 PCIe 6.0 相比，PCIe 7.0 增加了支持的通道数量，并使带宽翻了一番。PCIe 7.0 通过提高信号传输速率，还可以降低延迟，这对于 AI 算法中的实时处理和响应能力以及高性能计算 （HPC） 中的高速数据处理至关重要。当然，PCIe 7.0 还保持与前几代 PCIe 的向后兼容性，确保与现有硬件的互操作性，同时为未来的升级提供可扩展性。
互操作性（以及 PCIe 等成熟标准）的美妙之处在于，它使不同生态系统中的一系列供应商能够进行协作，确保他们各自的组件/系统能够相互可靠地运行。在设计世界上最快的芯片时，必须确保长时间无缝运行。当所有部分都是可互操作的时，无需担心过多的停机时间或其他性能问题。
在设计系统之前，甚至在选择任何 IP 之前，设计人员都应该经过详尽的评估过程。使用 PCIe，需要考虑许多变体、通道、介质、外形尺寸和范围。例如，这些设计通常需要许多高速通道。多个 PCIe 开关通道同时消耗大量功率，使电源完整性成为一个问题。如果在同时切换期间出现 IR 压降等问题，则会抑制全部性能。信号完整性分析（图 2）也很重要，因为 AI 加速器和系统中 CPU 之间传输的信号必须完好无损。反过来，这将使电源和信号完整性专业知识对于工程师了解如何实现最佳性能至关重要。
未来的 AI 集群（包括加速器、交换机、网络接口卡等）必须能够同时部署，以实现数据密集型操作并缓解数据瓶颈。在标准批准之前抢先获得支持 PCIe 7.0 的 IP 对于公司尽早开始下一个 HPC 和 AI 芯片设计至关重要，并且有信心在部署这些芯片时，它们将提供世界上最快的芯片所需的带宽和性能。